Lab1:

实验流程：
1、打开 common_setup.tcl 文件，修改包含逻辑库、设计、脚本的路径：set ADDITIONAL_SEARCH_PAT，
逻辑工艺库文件：set TARGET_LIBRARY_FILES，
符号库文件：set SYMBOL_LIBRARY_FILES，
用户定义的 Milkyway 设计库名称：set MW_DESIGN_LI，
Milkyway所参考的库目录:set MW_REFERENCE_LIB_DIRS；
2、键入命令 dc_shell 打开 dc 命令行模式，
键入命令 printvar search_path、printvar target_library、
printvar link_library 查看库搜索路径、目标库和链接库：

输入 alisa 查看命令的对应自定义缩写，check_library 除了检查逻辑库和物理库的完整性，还可以查看最小时间、电容、功耗、电流单位。

3、读入设计 v 文件并与逻辑库相连接
read_file -format verilog ./rtl/TOP.v、 current_design TOP、link
查看设计文件名和与之连接的逻辑库等库的名字：list_designs、list_libs

4、读入约束文件 source TOP.con
compile_ultra 完成编译

AREA 表示设计电路的总面积，WORST NEG SLACK 表示最坏的路径裕度（负值）。
5、report_constraint -all 报告违规的路径及其负裕度，和总的裕度值。

report_timing 指出各路径的延时和数据要求、到达时间，判断违规情况

report_area：指出设计的各部分形式单元的面积：组合逻辑部分，反相器缓冲器部分、非组合逻辑部分，最后的总面积为单元的面积和连线的面积之和。

Lab3：实验要进行时序约束的电路框架如下：时序路径用红色箭头标出

实验的总体步骤如实验 1 那样：设置库搜索路径，打开 dc_shell，确认库，读入设计，读入约束并且编译，生成时序、面积报告。
一些新的指令学习：
read_db sc_max.db #查看逻辑库文件 sc_max.db，可以知道目标库名字(链接库名字为 cb13…)

redirect -file lib.rpt {report_lib cb13fs120_tsmc_max}(report_lib 库名称)生成对于逻辑库的库报告，可以看到库里对应的时间精度为 1ns。（也可以 check_library，查看 sc_max.db 对应的情况）
report_port -verbose 是查看端口的完整约束，比如：1、port 的 direction、pin load、wire load、max tran、max cap；2、input delay；3、driving cell；4、input port 的 tran；5、output delay。
Lab3 中没有增加端口的外部约束，lab4 和 lab7 中可以看到该命令的作用。
下面主要是对于时许约束命令的分析：
reset_design #移除存在于上个设计之中的约束条件。
1、create_clock -period 3.0 [get_ports clk]
#生成周期为 3ns(时间单位为 1ns,cheak_library 可以看出)，即频率为 333Mhz 的时钟。
BNF：create_clock -period vaule -name clock name [source object] -waveform {egde list} -add -comment “commet for this clock”
-period vaule 为周期；-name clock name 表示时钟名字，缺省时表示时钟名字与源对象名字一致；源对象[source object]可以为端口、引脚、网络，虚拟时钟没有源对象；-waveform {egde list}指明占空比，egde list 中的数值表示一个周期之内第一个时钟上升沿到来的时刻和第一个时钟下降沿到来的时刻，缺省时表示占空比为 50%；-add 表示同源对象的时钟（例如源对象通过多路选择器）；-comment “commet for this clock”为注释。
2、set_clock_uncertainty -setup 0.15 [get_clocks clk]
#偏斜 skew：30ps 的信号到达和-30ps 的信号捕获(capture)，40ps 的抖动(jitter)，50ps 的建立裕度。
用不确定度 uncertainty 将偏斜和抖动模型化。包括内部时钟(相同时钟)和交互时钟(不同但同步时钟)的不确定度：对于内部时钟的不确定度，set_clock_uncertainty value [get_clocks** XXX**]，建立不确定度 set_clock_uncertainty -setup value [get_clocks XXX]受到偏斜和抖动的影响，而保持不确定度只受到 set_clock_uncertainty -hold value [get_clocks XXX]只受到偏斜的影响；对于交互时钟的不确定度，set_clock_uncertainty value -from XX -to XX，其建立不确定度和保持不确定度均受到偏斜和抖动的影响。交互时钟的不确定度优先级更高。
3、set_clock_transition 0.12 [get_clocks clk]
#时钟的过渡时间，set_clock_transition -rise value [get_clocks XX]表示上升过渡时间， set_clock_transition -fall value [get_clocks** XX**]表示下降过渡时间。
4、set_clock_latency -source -max 0.7 [get_clocks clk] set_clock_latency -max 0.3 [get_clocks clk]
#时钟延迟，包括片外时钟源到定义在端口的时钟的源延迟 set_clock_latency -source -max (-min) value [get_clocks XX]，定义在端口的时钟到各个时序单元时钟端口的网络延迟 set_clock_latency -max (-min) value [get_clocks** XX**]，-network 为缺省值。
5、端口输入延时：
set_input_delay -max 0.45 -clock clk [get_ports data*]
input delay+delay of S+clock uncertainty+registor setup time=1 period。
#表示通配符，端口输入延时+起点(输入端口)和终点(时序原件的输入端)之间的组合逻辑延时+内部捕获时序元件建立不确定度+内部捕获寄存器的建立时间=1 period。通过约束输入延时来使 DC 约束式中其余的延时数据。
set_input_delay -max 0.4 -clock clk [get_ports sel]
last arrival time=source latency+network latency+input delay max
考虑了设计之外的时序元件的输入延时：输入端口延时+源时钟延时+网络时钟延时=最晚达到输入端口的绝对时间。
6、端口输出延时：set_output_delay -max 0.5 -clock clk [get_ports out1]
端口输出延时=起点(时序元件的时钟端)和终点(输出端口)之间的组合逻辑延时+外部捕获寄存器的建立时间。
set_output_delay -max 2.04 -clock clk [get_ports out2]
internal delay+uncertainty+output delay =external capturing clock
输出端口延时+内部延时+内部建立时间不确定度(发送时间不确定度)=外部时序元件捕获时刻。
7、内部组合逻辑的输入、输出端口延时：set_input_delay -max 0.3 -clock clk [get_ports Cin] set_output_delay -max 0.1 -clock clk [get_ports Cout]
input delay+uncertainty+delay of COMBO+output delay=1 period。
内部组合逻辑的输入端口延时+内部组合逻辑的延时+内部不确定度+内部组合逻辑的输出端口延时=1 period。

Lab4：此实验的原理图同实验 3，约束文件之中添加了环境因素即输入过渡时间和外部负载。

对约束文件的分析如下：并且对应运行 report_port -verbose 查看端口的完整约束情况。1、set_driving_cell -lib_cell bufbd1 [remove_from_collection [all_inputs] [get_ports “clk Cin*”]]
指定输入驱动强度，这里指定了除了 clk、cin之外的所有输入端口的驱动能力与 1 个反
相器 bufbd1 的驱动强度相同。
一般情况下的指令格式如下：
set_driving_cell -lib_cell lib cell name -from_pin from pin name -clock clock name [get_ports** XXX**]
-lib_cell 为驱动单元名称，-from_pin 为多输出的驱动单元的区分，-clock 为时钟关联， get_ports 为指定驱动强度的端口名称。

2、set_input_transition 0.12 [get_ports Cin]#输入过渡时间声明。

3、set_load [expr 2 * {[load_of cb13fs120_tsmc_max/bufbd7/I]}] [get_ports out*]
set_load 0.025 [get_ports Cout*]
#指定负载(输入或者输出均有负载，这里指输出负载，lab7 中有指输入负载的)，一般指定负载有两种形式：1、用库中的标准负载表示 2、以直接标注电容值的形式。
显然第一条就是标准负载表示，out*端的负载等效为cb13fs120_tsmc_max(库名称)中的库元件 bufbd7 的引脚 I，工具会自动把该引脚的扇出值转换成等效负载电容。
而第二条显然就是直接指定负载的电容值。

Lab5：预备知识整理

dc_shell 模式下使用 compile 来综合优化设计；dc_shell -topo 模式下使用 compile_ultra 来综合优化设计；
设计的综合分层为：Architectural(结构级)、Logicl(逻辑级)、Gate(门级)
Architectural(结构级)包括：设计结构的选择、数据通路的优化、共享(算术电路)子表达式、资源共享(其中的算术资源共享默认是约束驱动，将 hlo_resource_allocation 变量设置为 area，使得算术资源共享的策略是约束面积的(面积优化)；将 hlo_resource_allocation 变量设置为 none 即使 DC 综合时停用资源共享，但此时也可以在 RTL 代码中指明资源共享)、重新排序运算符号。
Logicl(逻辑级)：电路的功能以 gtech 器件表示，进行 Structuring(结构)和 Flattening(展平)优化。
其中 Structuring( 结构 ) 优化采用 共用 ( 门级电路 ) 子表达式 的策略，优化速度和面积，set_structure ture 命令启用。
Flattening(展平)优化将组合逻辑路径减少为先与后或的两级，即将门级电路的表达式写成多个乘积的和，优化速度，set_flatten ture -effort low(medium 或 high)。
Gate(门级)优化：DC 开始映射(延迟优化、设计规则调整、以时序为代价的设计规则调整、面积优化)完成门级电路，例如组合逻辑电路的映射是从目标库中选择满足时序、面积要求的组合单元来完成组合逻辑设计(其中可以包括有调整逻辑表达式和分割关键路径手段)；时序电路的映射是从目标库中选择满足时序、面积要求的时序单元(通常比较复杂)来完成组合逻辑设计；
其他的优化情况：一个寄存器驱动多个寄存器时复制驱动寄存器并且分割被驱动的寄存器组
(dc_shell -topo 下使用 compile_ultra -timing)；一个模块被多次调用时，将名字唯一化(虽然是同个模块，但名字不同)，对应 uniquify 命令。
时序优化的一些方法：时序违规在 25%情况下时可以使用：
compile_ultra 的一些开关选项：
compile_ultra -scan -no_autoungroup -no_boundary_optimization -no_uniquify -area(timing)_high_effort_script
分别对应：DFT 可测试编辑、关闭自动取消划分功能、不进行边界优化、不进行模块名称唯一化来加速含多次调用例化模块的设计的时间、面积(时序)优化。
set compile_ultra_ungroup_dw ture#取消所有的 DesignWare 层次，综合之后各个大模块间的边界被清除。
set compile_auto_ungroup_delay_num_cells NUM#综合之后大模块 A 与被 A 调用的小模块 B之间的边界被清除。
边界优化：对一些固定电平或者固定逻辑的边界引脚(GND、VCC)进行优化。
BRT 技术：(Behavioral ReTiming):包括对包含寄存器的门级网表进行 optimize_registers，将前后级寄存器间的组合逻辑进行分割再组合使得寄存器间的时序均满足要求，或者加入 -retime 选项进行路径间的逻辑迁移(adaptive retiming)，使得不满足时序要求的路径可以被逻辑迁移到相邻的满足时序的路径上去(一般是通过迁移时序器件)，set_dont_retime [XXX] ture 可以让 dc 不迁移某些器件；和对纯组合逻辑的门级网表进行 pipeline_design(流水线设计)，使用这个命令时需要先在 RTL 中将寄存器预置好。 compile -scan -inc#编译时不做逻辑级优化只进行门级优化。
(路径组：多条时序路径的组合(寄存器到寄存器的路径组由于受 clk 控制，默认是 clk 路径组)。路径延时：cell 时间弧(cell 延时+setup/hold time 检查+c-q 时间等)+连线延时(线负载模型计
算)，并且路径延时中 cell 延时与起点是上升沿(输入信号上升跳变)还是起点是下降沿(输入信号下降跳变)有关(tphl、tplh)。DC 执行 report_timing 时就是计算起点上升沿延时和计算起点下降沿延时并且找出每个路径组中的关键路径，最后显示每个组的时序报告。DC 默认行为是对于同一个路径组中对关键路径进行优化完成之后才对次关键路径(sub-critical paths)进行优化，关键路径不满足时序要求时永远不会对次关键路径进行优化。但是有时候我们想在关键路径没被优化完成的基础上优化次关键路径时，就是可以自定义路径组或者设置关键范围)
自定义路径组：group_path -name XXX -from [XXX] -to [XXX]，-from -to 优先级最大，-from 次之，-to 优先级最小。综合时 DC 对每个路径组中时序最差的路径做各自组别相互独立的优化。还可以设置优化权重(各个路径组之间的权重)和优化关键范围(只对时序违规超过这个范围的路径进行优化)group_path -name XXX -from [XXX] -to [XXX] -critical critical num -weight weight num
重新划分模块：自动划分和手动划分。

Lab5：实验结构图如下：

顶层结构图：

各子模块结构图：

实验要求和对应脚本的解析：
1、
group_path -name clk -critical 0.21 -weight 5
group_path -name INPUTS -from [all_inputs]
group_path -name OUTPUTS -to [all_output]
group_path -name COMBO -from [all_inputs] -to [all_output] 自定义路径组且 clk 路径组的权重为最高(5)。
2、对应实验要求 3 和 4：子模块 INPUT 结构需要被保护，子模块 PIPELINE 需要进行 BRT 技
术中的 optimize_registers，也需要被保护，所以这两个子模块均不可以被打散。
set_ungroup [get_designs “INPUT”] false
set_optimize_registers true -design PIPELINE
3、对应实验要求 5 和 6：子模块 PIPELINE 的输出寄存器不可以被流水线移动，子模块 I_DONT_PIPELINE 的寄存器也不可以被流水线移动。
set_dont_retime [get_cells I_MIDDLE/I_PIPELINE/z_reg*] true set_dont_retime [get_cells I_MIDDLE/I_DONT_PIPELINE] true 4、设置综合中时序优先：set_cost_priority -delay 5、验证：
①、查看时序路径组情况是否与上述分组一致：
report_path_group

②、查看子模块 PIPELINE 也没有进行 optimize_registers:
get_attribute [get_designs “PIPELINE”] optimize_registers

③、查看 INPUT 的打散情况和该需要不被移动的单元或者模块的移动情况：
get_attribute [get_designs “INPUT”] ungroup

INPUT 模块没有被打散。
get_attribute [get_cells I_MIDDLE/I_PIPELINE/z_reg*] dont_retime

所有的 z_reg寄存器在 retiming 过程中没有被移动。
get_attribute [get_cells I_MIDDLE/I_DONT_PIPELINE] dont_retime

模块 I_MIDDLE/I_DONT_PIPELINE 在 retiming 过程中没有被移动。④、查看综合中是否是设置建立时间冲突的优先级高于 DRC 冲突 (Prioritize fixing of setup timing (delay) violations over DRC violations): get_attribute [get_designs “STOTO”] cost_priority

⑤、compile_ultra -retime -scan 之后查看没有被打散 ungroup 的模块：
report_hierarchy -noleaf

⑥、查看时序报告：
redirect -tee -file rt_compile_ultra.rpt {report_timing} 可以看到各个路径组分别的时序报告。
其中 clk 组中优化权重最高并且在 PIPELINE 加入 optimize_registers，不存在时序违规，slack为正值：

⑦、查看子模块 PIPELINE 进行 optimize_registers 之后被移动的寄存器： report_cell -nosplit I_MIDDLE/I_PIPELINE#查看例化名字对应的原模块的名字 report_cell -nosplit I_IN#查看例化名字对应的原模块的名字

或者：

get_cells -hier r_REG_S#optimize_registers 之 后 被 移 动 的 寄 存 器 的 名 字 为 r_REGS*(start_gui 查看图形界面，查看 I_MIDDLE/I_PIPELINE 中的大部分寄存器名称)


估计被移动的寄存器有 z1_reg 等寄存器。
get_cells -hier z_reg#验证寄存器 z_reg 是否被移动过:

有存在值，说明 z_reg 没被移动。
get_cells -hier z1_reg#验证寄存器 z1_reg 是否被移动过

无存在值，说明被 retiming 移动的寄存器为 z1_reg。
get_cells -hier R#查看被 retiming 过程移动过的却不是流水线中的寄存器，retiming 过程中被移动过的却不是流水线中的寄存器被命名为 R_

get_cells I_IN/_reg#查看 INPUT 模块中没有被移动过的寄存器(start_gui 对比 INPT 模块前后的电路图中寄存器的名称差别)
前：

后：

**

Lab7：一些额外的约束，在 lab2 与 lab3 的约束文件之中添加了一些额外的约束条件。

**

1、set_input_delay -max 1.02 -clock my_clk -add_delay -clock_fall
-network_latency_included -source_latency_included [get_ports sel]
#\表示换行符，时钟信号到达 F4 的时钟输入端有 600ps 的延时，该延时包含了时钟源延时和时钟网络延时；F4 的信号输入端到达 sel 又有着 420ps 的延时，且 F4 为下降沿触发，所以数据到达 sel 的输入延时的绝对时间为 600ps+420ps=1.02ns。可以看一下 set_input_delay 命令的一般写法：
set_input_delay -clock clock name (clock_fall) (-network_latency_included)
(-source_latency_included) (-add_delay) [get_ports** XXX**]
一般(clock_fall)缺省时表示对应的 launch 时序元件(寄存器)为上升沿触发型。
通过 report_timing -from [get_ports sel] -to [get_ports Cout] -input -trans -sig 6 命令我们可以看到对于时序路径起点 sel 到终点 cout 的时序报告：

表明时序路径的起点和终点和所属于的时序路径组。

裕度 slack 为正值，符合约束。
2、set_output_delay -max -0.24 -clock my_clk -add_delay -clock_fall -network_latency_included [get_ports out1]
out1 的数据被 F5 捕获，且 F5 为下降沿触发，在 F5 的下降沿到来之前，数据得在 260ps(绝对时刻)之前到达 out1 端口，但是由于 F5 的 network 延时又 500ps，相当于对于 out1 的约束放松了，所以 F5 的捕获下降沿推迟了 500ps，所以数据在 260ps-500ps=-240ps=0.24ns 到达 out1 端口即可。
此处 set_output_delay 命令的一般写法和前面 set_input_delay 写法一致。
通过 report_timing -to [get_ports out1] -input -trans -sig 6 -nets 命令我们可以看到对于 out1 的时序报告：

表明时序路径的起点和终点和所属于的时序路径组。

裕度 slack 为正值，符合约束。
3、set all_in_ex_clk [remove_from_collection [all_inputs] [get_ports clk]] set_load [expr 6 * {[load_of cb13fs120_tsmc_max/bufbd1/I]}] $all_in_ex_clk
#expr 表示计算值操作。负载的表示方法为用库中的标准值表示。这里表示对输入端负载的约束，这里题目中设置的条件是除了 clk 之外的所有输入端口均连接到 2 个块(block)，而每个块(block)驱动是 3 个反相器的输入引脚 I，所以对于输入端口来说总的负载相当于 2×3=6
个反相器输入引脚 I，工具会将这个扇出值转换成等效电容负载。
通过 report_port -verbose 命令我们可以看到现在的端口约束情况。

本文的参考文献：虞希清老师《专用集成电路设计使用教程》
韩德等人译《综合与时序分析的时序约束》
特别是虞希清老师的《专用集成电路设计使用教程》一书给了我学习 DC 很大的帮助。
–stark 2018.12.27