写组合逻辑电路的最后一个模块是双向总线缓冲器，就是基于三态门的。这里涉及到inout端口。编写程序发现诸多问题。

这也是针对我做的这个小电路的总结，也算有一些更深的理解了

1、设计文件的编写

先给出完整文件：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2020/10/27 15:46:17
// Design Name: 
// Module Name: myTriBiGate
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//module myTriBiGate(bus_a,bus_b,dir_a2b);//define io ports, The same name in sim fileinput dir_a2b;inout [7:0] bus_a;inout [7:0] bus_b;//just define out sign, 
//    reg [7:0] bus_a;  //端口的寄存器映射
//    reg [7:0] bus_b;assign bus_a=~dir_a2b?bus_b:8'bz;assign bus_b= dir_a2b?bus_a:8'bz;        endmodule

input dir_a2b;
inout [7:0] bus_a;
inout [7:0] bus_b;

管脚定义就是inout

电路描述就是assign直接用管脚变量

//    reg [7:0] bus_a;  //端口的寄存器映射
//    reg [7:0] bus_b;
assign bus_a=~dir_a2b?bus_b:8'bz;
assign bus_b= dir_a2b?bus_a:8'bz;  

还可以用自己定义的变量，最好是同名，否则最后还是要用assign赋值一次

reg [7:0] bus_a;  //端口的寄存器映射
reg [7:0] bus_b;
bus_a=~dir_a2b?bus_b:8'bz;
bus_b= dir_a2b?bus_a:8'bz;  

2、仿真文件的编写

先给出完整文件：

 `timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2020/10/27 16:11:05
// Design Name: 
// Module Name: sim_myTriBiGate
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//module sim_myTriBiGate();//出现在波形里面的变量reg [7:0] bus_a;reg [7:0] bus_b;reg dir_a2b;wire [7:0] bus_a_wire;wire [7:0] bus_b_wire;//.a()from myTriBiGate, a_wirefrom simmyTriBiGate later(.bus_a(bus_a_wire),.bus_b(bus_b_wire),.dir_a2b(dir_a2b)      );initial begin        dir_a2b=0;bus_a=0;bus_b=0;#10; $finish;endalways #10 begindir_a2b=$random;bus_a=$random;bus_b=$random;endassign bus_a_wire=(dir_a2b==1)?bus_a:8'hzz;assign bus_b_wire=(dir_a2b==0)?bus_b:8'hzz;
endmodule

一般的仿真文件就是把设计文件里面的所有管脚定义复制过来，然后把input的管脚改为reg类型的，把output的管脚改为wire类型的。
这里把inout的管脚改为reg型的。

reg [7:0] bus_a;
reg [7:0] bus_b;
reg dir_a2b;

此外，对于inout变量，再定义一个寄存器映射，用wire类型的。
//出现在波形里面的变量

reg [7:0] bus_a;
reg [7:0] bus_b;
reg dir_a2b;wire [7:0] bus_a_wire;wire [7:0] bus_b_wire;

同时，仿真文件里面定义的变量都会在仿真的波形里面出现。

然后例化测试文件（关于例化看Tip）

myTriBiGate later(.bus_a(bus_a_wire),.bus_b(bus_b_wire),.dir_a2b(dir_a2b)      
);

这里就等于一个电路模块，看做一个黑盒。这个黑盒有三个管脚bus_a，bus_b，dir_a2b。
然后示波器和信号发生器引出线来接这些脚，用来给激励和观察波形。

这样就是连线在一起也是绑定关联了。这样理解很关键！！！！

设计的电路里面bus_a和bus_b都是inout类型的，
上面是把bus_a和bus_b都接在输出端口(bus_a_wire,bus_b_wire)上了。
那么要inout端口作为输入该怎么办，
应该是上面定义的reg类型的bus_a和bus_b了，就是对inout端口的一个映射，那么输入的激励就加在这个变量上面。

下面就是给仿真的信号了

initial begin        dir_a2b=0;bus_a=0;bus_b=0;#10; $finish;endalways #10 begindir_a2b=$random;bus_a=$random;bus_b=$random;endassign bus_a_wire=(dir_a2b==1)?bus_a:8'hzz;assign bus_b_wire=(dir_a2b==0)?bus_b:8'hzz;

这里需要注意一下，这里面的“dir_a2b，bus_a，bus_b”都是和设计电路绑定好的名字，也就是.bus_a的bus_a，而非reg bus_a的bus_a。

dir_a2b=0;
bus_a=0;
bus_b=0;

是当输入使用，
但是赋值给的是bus_a_wire;和bus_b_wire;

assign bus_a_wire=(dir_a2b==1)?bus_a:8'hzz;
assign bus_b_wire=(dir_a2b==0)?bus_b:8'hzz;

assign bus_a_wire=(dir_a2b==1)?bus_a:8'hzz;
assign bus_b_wire=(dir_a2b==0)?bus_b:8'hzz;

这个放在最后就是为了把电路的输出值bus_a或bus_b
再赋值给bus_a_wire和bus_b_wire用于示波器显示，
要是再给bus_a和bus_b就看不出来了。

3、Tip：

再补充下对实例化电路的理解，我也是从这个代码里看出来的。

myTriBiGate later(.bus_a(bus_a_wire),.bus_b(bus_b_wire),.dir_a2b(dir_a2b)      
);

这是网上的，很好！这样就会写顶层文件了
https://blog.csdn.net/weixin_41242459/article/details/82829225

port_expr //位置关联
.PortName (port_expr) //名称关联
定义模块：module Design(端口1，端口2，端口3);
1）引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名。
Design u_1(u_1的端口1，u_1的端口 2，u_1的端口3)；//和Design对应

2）引用时用”.”符号，标明原模块定义时规定的端口名：
Design u_2(
.(端口1(u_1的端口1),
.(端口2(u_1的端口2),
.(端口3(u_1的端口3),
);

其中，

• “端口1，端口2，端口3”是Design模块的端口，名字要一样
• “u_1的端口1，u_1的端口2，u_1的端口3”是当前文件的端口

//建议：在例化的端口映射中采用名字关联，这样，当被调用的模块管脚改变时不易出错。