Linux下基于cadence的verilog仿真（接上篇）

首先，为了方便我们以后可以很好地区分，我们可以新建一个库，这里我起名为SIM_Verilog。

接下来在要仿真的电路图的库中添加functional单元库。
这里新建单元，Type选择Verliog，选择OK即可。

在跳转弹出的窗口用Verilog语言添加功能，选择保存检查即可。（没有学过Verilog语言的童鞋们可以自己在网上搜帖子，很好学的）。

接下来我们需要写一个sigGen，作为电路激励。
具体步骤为：新建一个单元，Type选择Verilog。

这里在弹出的窗口写出sigGen的代码，时间可以自己给定，sigGen的端口可以尽量给多一些，方便以后使用，建立好SigGen后可以在后面直接调用就好了。注意这里命名的时候尽量避免与Verilog的关键字相重合。`

`timescale 1ns/100ps
module ams_2 (A,B,C,D,E,F);
output A,B,C,D,E,F;
reg A,B,C,D,E,F;
initial begin
#0 A=0;B=0;C=0;D=0;E=0;F=0;
#5 A=1;B=1;F=1;
#5 B=0;
endendmodule

选择保存，这样一个简单的sigGen就建立好了。
接下来创建一个单元来存放你要仿真的电路图，这里我命名为SIM_AOI12_14_9，Type选择schematic。

在弹出的窗口调用SigGen和符号图，并连接好电路（最好表上线名），保存。
接下来在启动窗口选择Verilog仿真。步骤为：Tool—>NC-Verilog

接下来再弹出的界面选择Browse

选择刚才新建好的仿真电路图。


选择好添加的电路图后，如绿框所示，接下来点击上图中红框标记的按钮。

接下来点击上图中的绿框。

接下来选择simulate，跳出如下窗口，选择test，选择你要加入的输入输出。

接下来在黄色区域右击鼠标，选择send to Waveform Window

选择运行按钮。


最终结果如图所示。

以上就是电路图输入及其spice仿真和Verilog仿真的全部过程，如果再遇到问题，欢迎大家即时提问探讨，大家一起学习共同进步哦哦哦~~