PCB布线规则图解及PCB布线参考因素解析
PCB布线应遵循的基本规则

一、控制走线方向输入和输出端的导线应尽量避免相邻平行。在 PCB 布线时，相邻层的走线方向成正交结构，避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰。当 PCB 布线受到结构限制（如某些背板）难以避免出现平行布线时，特别是在信号速率较高时，应考虑用地平面隔离各布线层，用地线隔离各信号线。相邻层的走线方向示意图如下图。

二、检查走线的开环和闭环在PCB布线时，为了避免布线产生的“天线效应”，减少不必要的干扰辐射和接收，一般不允许出现一端浮空的布线形式，否则可能带来不可预知的结果。

要防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，而自环将引起辐射干扰。

三、控制走线的长度

1. 使走线长度尽可能的短在 PCB 布线时，应该使走线长度尽可能的短，以减少由走线长度带来的干扰问题
2. 调整走线长度
   数字电路系统对时序有严格的要求，为了满足信号时序的要求，对PCB上的信号走线长度进行调整已经成为PCB设计工作的一部分。走线长度的调整包括以下两个方面的要求。

a. 要求走线长度保持一致，保证信号同步到达若干个接收器。有时在PCB上的一组信号线之间存在着相关性，如总线，就需要对其长度进行校正，因为需要信号在接收端同步。调整方法就是找出其中最长的那根走线，然后将其他走线调整到等长。

b. 控制两个器件之间的走线延迟为某一个特定值，如控制器件A、B之间的导线延迟为1ns，而这样的要求往往由电路设计者提出，但由PCB工程师去实现。需要注意的是，在PCB上的信号传播速度是与PCB的材料、走线的结构、走线的宽度、过孔等因素相关的。通过信号传播速度，可以计算出所要求的走线延迟对应的走线长度。
走线长度的调整常采用的是蛇形线的方式。

四、控制走线
分支的长度在PCB布线时，尽量控制走线分支的长度，使分支的长度尽量短，另外一般要求走线延时tdelay≤trise/20，其中trise是数字信号的上升时间。走线分支长度控制示意图

五、拐角设计
在PCB布线时,走线拐弯是不可避免的,当走线出现直角拐角时,在拐角处会产生额外的寄生电容和寄生电感｡走线拐弯的拐角应避免设计成锐角和直角形式,以免产生不必要的辐射,同时锐角和直角形式的工艺性能也不好｡要求所有线与线的夹角应大于等于135°｡在走线确实需要直角拐角的情况下,可以采取两种改进方法:一种是将90°拐角变成两个45°拐角;另一种是采用圆角｡圆角方式是最好的,45°拐角可以用到10GHz频率上｡对于45°拐角走线,拐角长度最好满足L≥3W｡

六、差分对走线
为了避免不理想返回路径的影响，可以采用差分对走线。为了获得较好的信号完整性，可以选用差分对走线来实现高速信号传输。前面介绍的LVDS电平的传输采用的就是差分传输线的方式。

1. 差分信号传输优点:
   a. 输出驱动总的di/dt会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰.
   b. 与单端放大器相比，接收器中的差分放大器有更高的增益。
   c. 差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好。
   d. 因为每个信号都有自己的返回路径，所以差分信号通过接插件或封装时，不易受到开关噪声的干扰。

2. 差分信号的缺点:
   a. 如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题
   b. 与单端信号相比，传输差分信号需要双倍的信号线。PCB上的差分对走线如下图
   

3. 设计差分对走线时，要遵循以下原则。
   a. 保持差分对的两信号走线之间的距离S在整个走线上为常数。
   b. 确保D＞2S，以最小化两个差分对信号之间的串扰。
   c. 使差分对的两信号走线之间的距离S满足S=3H，以便使元件的反射阻抗最小化。d. 将两差分信号线的长度保持相等，以消除信号的相位差。
   e. 避免在差分对上使用多个过孔，因为过孔会产生阻抗不匹配和电感。

七、控制PCB导线的阻抗和走线终端匹配
在高速数字电路PCB和射频电路PCB中，对PCB导线的阻抗是有要求的，需要控制PCB导线的阻抗。在PCB布线时，同一网络的线宽应保持一致。由于线宽的变化会造成线路特性阻抗的不均匀，对高速数字电路传输的信号会产生反射，故在设计中应该尽量避免出现这种情况。在某些条件下，如接插件引出线、BGA封装的引出线等类似的结构时，如果无法避免线宽的变化，应该尽量控制和减少中间不一致部分的有效长度。
在高速数字电路中，当PCB布线的延迟时间大于信号上升时间（或下降时间）的1/4时，该布线即可以看成传输线。为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的终端匹配方法，所选择的匹配方法与网络的连接方式和布线的拓扑结构有关。

八、设计接地保护走线
在模拟电路的PCB设计中，保护走线被广泛地使用，例如，在一个没有完整的地平面的两层板中，如果在一个敏感的音频输入电路的走线两边并行走一对接地的走线，串扰可以减少一个数量级。
在数字电路中，可以采用一个完整的接地平面取代接地保护走线，接地保护走线在很多地方比完整的接地平面更有优势。

根据经验，在两条微带线之间插入两端接地的第三条线，两条微带之间的耦合则会减半。如果第三条线通过很多通孔连接到接地平面，则它们的耦合将进一步减小。如果有不止一个地平面层，则要在每条保护走线的两端接地，而不要在中间接地。
注意：在数字电路中，如果两条走线之间的距离（间距）足够并允许引入一条保护走线，那么两条走线相互之间的耦合通常已经很低了，也就没有必要设置一条接地保护走线了。

九、防止走线谐振
在PCB布线时，布线长度不得与其波长成整数倍关系，以免产生谐振现象。

十、布线的一些工艺要求
1．布线范围布线范围尺寸要求如表，包括内外层线路及铜箔到板边、非金属化孔壁的尺寸。

2． 布线的线宽和线距在组装密度许可的情况下，应尽量选用较低密度布线设计，以提高无缺陷和可靠性的制造能力。目前一般厂家加工能力为：最小线宽为0.127mm（5mil），最小线距为0.127mm（5mil）。常用的布线密度设计参考如表。

3． 导线与片式元器件焊盘的连接连接导线与片式元器件时，原则上可以在任意点连接。但对采用再流焊进行焊接的片式元器件，最好按以下原则设计。
a. 对于采用两个焊盘安装的元器件，如电阻、电容，与其焊盘连接的印制导线最好从焊盘中心位置对称引出，且与焊盘连接的印制导线必须具有一样宽度。对线宽小于0.3mm（12mil）的引出线可以不考虑此条规定.
b. 与较宽印制线连接的焊盘，中间最好通过一段窄的印制导线过渡，这一段窄的印制导线通常被称为“隔热路径”，否则，对于2125（英制即0805）及其以下片式类SMD，焊接时极易出现“立片”缺陷。具体要求如图。

4. 导线与SOIC,PLCC,QFP,SOT等器件的焊盘连接连接线路与SOIC,PLCC,QFP,SOT等器件的焊盘时，一般建议将导线从焊盘两端引出，如图。

5. 线宽与电流的关系
   当信号平均电流比较大时，需要考虑线宽与电流的关系，具体参数可以参考下表。在PCB设计加工中常用oz（盎司）作为铜箔的厚度单位。1oz铜厚定义为一平方英寸面积内铜箔的重量为一盎，对应的物理厚度为35μm。当铜箔作为导线并通过较大电流时，铜箔宽度与载流量的关系应参考表中的数据降额50%去使用。
   
   PCB布线时应考虑的因素
   一、焊盘大小焊盘中心孔要比元件引线直径稍大一些。焊盘太大易形成虚焊。焊盘外径D一般不小于（d+1.2mm），其中d为引线孔径。对高密度的数字电路，焊盘最小直径可取（d+1.0mm）。

二、印刷电路板电路的抗干扰措施

1. 电源线设计
   尽量加粗电源线宽度，减少环路电阻。同时，使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。
2. 地线设计
   数字地与模拟地分开。低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量用栅格状的大面积铜箔。
   接地线应尽量加粗。若接地线用很细的线条，则接地电位随电流的变化而变化，使抗噪声性能降低。因此应将接地线加粗，使它能通过三倍于印制板上的允许电流。如有可能，接地线应在2～3mm以上。只由数字电路组成的印制板，其接地电路构成闭环能提高抗噪声能力。

三、去耦电容配置
1.电源输入端跨接10～100μF的电解电容器。如有可能，接100μF以上的更好。
2.原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容，如遇印制板空隙不够，可每4～8个芯片布置一个1～10pF的钽电容。
3.对于抗噪能力弱、关断时电源变化大的元件，如RAM、ROM存储元件，应在芯片的电源线和地线之间接入去耦电容。
4.电容引线不能太长，尤其是高频旁路电容不能有引线。
5.在印制板中如有接触器、继电器、按钮等元件，操作它们时会产生较大火花放电，必须采用RC电路来吸收放电电流。一般R取1～2kΩ，C取2.2～47μF。CMOS的输入阻抗很高，且易受感应，因此在使用时对不使用的端口要接地或接正电源。

四、各元件之间的接线
1.印刷电路中不允许有交叉电路，对于可能交叉的线条，可以用“钻”、“绕”两种办法解决。
2.同一级电路的接地点应尽量靠近，并且本级电路的电源滤波电容也应接在该级接地点上。
3.总地线必须严格按“高频—中频—低频”逐级按“弱电到强电”的顺序排列原则，不可随便翻来覆去乱接。
4.在使用IC座的场合下，一定要特别注意IC座上定位槽放置的方位是否正确，并注意各个IC脚位置是否正确。
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