Chisel教程——03.Chisel中的组合逻辑(结尾附上Chisel3 Cheat Sheet)
Chisel组合逻辑
这一节将会介绍如何使用Chisel组件来实现组合逻辑。
本节将会演示三种基本的Chisel类型(UInt,无符号整数;SInt,有符号整数;Bool,布尔值)可以如何连接和操作。
需要注意的是所有的Chisel变量都声明为Scala的val
,绝对不要用Scala中的var
来实现硬件构造,因为构造本身在定义后就不会变化了,只有它的值可以在硬件上运行时变化。连线可以用于参数化的类型。
常见运算符
加法实现
首先构造一个Module
,这个就不详细介绍了:
import chisel3._class MyModule extends Module {val io = IO(new Bundle {val in = Input(UInt(4.W))val out = Output(UInt(4.W))})
}
基于这个,我们可以在数据上使用各种运算符:
import chisel3._class MyModule extends Module {val io = IO(new Bundle {val in = Input(UInt(4.W))val out = Output(UInt(4.W))})io.out := io.inval two = 1 + 1println(two)val utwo = 1.U + 1.Uprintln(utwo)
}object MyModule extends App {println(getVerilogString(new MyModule()))
}
输出如下:
可以看到第一个加法val two = 1 + 1
打印的结果是2,而第二个加法val utwo = 1.U + 1.U
打印的结果是MyModule.utwo: OpResult[UInt<1>]
。原因在于第一个是将两个Scala整数相加,而后者是将两个Chisel的UInt
相加,所以打印时视为一个硬件节点,输出指针和类型名称。注意,1.U
是将Scala的Int
1转换成Chisel的UInt
字面值。
还有虽然测试的内容和输入输出无关,但也要把输出给连起来,不然会报错:
如果运算符两边的数据类型不匹配的话也会报错,比如:
class MyModule extends Module {val io = IO(new Bundle {val in = Input(UInt(4.W))val out = Output(UInt(4.W))})val two = 1.U + 1println(two)io.out := io.in
}
会导致类型不匹配的错误:
所以执行操作的时候要清除不同类型的区别,Scala是一个强类型的语言,因此所有的转换都必须是显式的。
减、乘、除实现
再看看其他操作符:
import chisel3._class MyOperators extends Module {val io = IO(new Bundle {val in = Input(UInt(4.W))val out_add = Output(UInt(4.W))val out_sub = Output(UInt(4.W))val out_mul = Output(UInt(4.W))})io.out_add := 1.U + 4.Uio.out_sub := 2.U - 1.Uio.out_mul := 4.U * 2.U
}object MyOperators extends App {println(getVerilogString(new MyOperators()))
}
输出结果为:
module MyOperators(input clock,input reset,input [3:0] io_in,output [3:0] io_out_add,output [3:0] io_out_sub,output [3:0] io_out_mul
);wire [1:0] _io_out_sub_T_1 = 2'h2 - 2'h1; // @[MyModule.scala 12:21]wire [4:0] _io_out_mul_T = 3'h4 * 2'h2; // @[MyModule.scala 13:21]assign io_out_add = 4'h5; // @[MyModule.scala 11:14]assign io_out_sub = {{2'd0}, _io_out_sub_T_1}; // @[MyModule.scala 12:14]assign io_out_mul = _io_out_mul_T[3:0]; // @[MyModule.scala 13:14]
endmodule
MyModuleTest.scala
内容如下:
import chisel3._
import chiseltest._
import org.scalatest.flatspec.AnyFlatSpecclass MyModuleTest extends AnyFlatSpec with ChiselScalatestTester {behavior of "MyOperators"it should "get right results" in {test(new MyOperators) {c =>c.io.out_add.expect(5.U)c.io.out_sub.expect(1.U)c.io.out_mul.expect(8.U)}println("SUCCESS!!")}
}
测试结果通过。
多路选择器(Mux)和拼接(Concatenation)
Chisel内置了多路选择运算符Mux
和拼接运算符Cat
。
其中,Mux
类似于传统的三元运算符,参数依次为(条件, 为真时的值, 为假时的值)
,建议用true.B
和false.B
来创建Chisel中的布尔值。
Cat
的两个参数依次为高位(MSB)和低位(LSB),但只能接受两个参数,如果要拼接多个值那就需要嵌套多个Cat
或使用更高级的特性。
用法示例如下:
import chisel3._
import chisel3.util._class MyOperators extends Module {val io = IO(new Bundle {val in = Input(UInt(4.W))val out_mux = Output(UInt(4.W))val out_cat = Output(UInt(4.W))})val s = true.Bio.out_mux := Mux(s, 3.U, 0.U)io.out_cat := Cat(2.U, 1.U)
}object MyOperators extends App {println(getVerilogString(new MyOperators()))
}
输出如下:
module MyOperators(input clock,input reset,input [3:0] io_in,output [3:0] io_out_mux,output [3:0] io_out_cat
);assign io_out_mux = 4'h3; // @[MyModule.scala 12:14]assign io_out_cat = 4'h5; // @[MyModule.scala 13:14]
endmodule
注意到生成的Verilog代码压根儿就没有mux或者concat的组合逻辑实现,而是两个常数赋值。
这是因为FIRRTL转换过程中简化了电路,消除了一些显然的逻辑。
测试:
import chisel3._
import chiseltest._
import org.scalatest.flatspec.AnyFlatSpecclass MyModuleTest extends AnyFlatSpec with ChiselScalatestTester {behavior of "MyOperators"it should "get right results" in {test(new MyOperators) {c =>c.io.out_mux.expect(3.U)c.io.out_cat.expect(5.U)}println("SUCCESS!!")}
}
测试通过。
关于Chisel操作符的列表可以参照Chisel cheatsheet,完整的列表和实现细节可以参照Chisel API。
练习
实现乘加操作(MAC)
实现乘加操作,输入是4bit无符号整数A,B和C,输出为8bit无符号整数(A * B) + C
,并通过测试:
test(new MAC) { c =>val cycles = 100import scala.util.Randomfor (i <- 0 until cycles) {val in_a = Random.nextInt(16)val in_b = Random.nextInt(16)val in_c = Random.nextInt(16)c.io.in_a.poke(in_a.U)c.io.in_b.poke(in_b.U)c.io.in_c.poke(in_c.U)c.io.out.expect((in_a * in_b + in_c).U)}
}
println("SUCCESS!!")
直接算就完事了,解答如下:
import chisel3._
import chisel3.util._class MAC extends Module {val io = IO(new Bundle {val in_a = Input(UInt(4.W))val in_b = Input(UInt(4.W))val in_c = Input(UInt(4.W))val out = Output(UInt(8.W))})io.out := (io.in_a * io.in_b) + io.in_c
}object MyOperators extends App {println(getVerilogString(new MAC()))
}
输出如下:
module MAC(input clock,input reset,input [3:0] io_in_a,input [3:0] io_in_b,input [3:0] io_in_c,output [7:0] io_out
);wire [7:0] _io_out_T = io_in_a * io_in_b; // @[MyModule.scala 12:22]wire [7:0] _GEN_0 = {{4'd0}, io_in_c}; // @[MyModule.scala 12:33]assign io_out = _io_out_T + _GEN_0; // @[MyModule.scala 12:33]
endmodule
测试通过。
仲裁器(Arbiter)
上面的仲裁器用于将FIFO中的数据仲裁到两个并行处理单元中,规则如下:
- 如果两个处理单元都空着,那就优先发送到PE0;
- 如果至少有一个可用,那仲裁器应该告诉FIFO已经准备好接受数据;
- 在断言数据有效之前,等待PE断言它已经准备好;
- 提示:可能需要二元运算符来实现;
模板和测试如下:
class Arbiter extends Module {val io = IO(new Bundle {// FIFOval fifo_valid = Input(Bool())val fifo_ready = Output(Bool())val fifo_data = Input(UInt(16.W))// PE0val pe0_valid = Output(Bool())val pe0_ready = Input(Bool())val pe0_data = Output(UInt(16.W))// PE1val pe1_valid = Output(Bool())val pe1_ready = Input(Bool())val pe1_data = Output(UInt(16.W))})/*在这里填上相应的代码*/
}test(new Arbiter) { c =>import scala.util.Randomval data = Random.nextInt(65536)c.io.fifo_data.poke(data.U)for (i <- 0 until 8) {c.io.fifo_valid.poke((((i >> 0) % 2) != 0).B)c.io.pe0_ready.poke((((i >> 1) % 2) != 0).B)c.io.pe1_ready.poke((((i >> 2) % 2) != 0).B)c.io.fifo_ready.expect((i > 1).B)c.io.pe0_valid.expect((i == 3 || i == 7).B)c.io.pe1_valid.expect((i == 5).B)if (i == 3 || i ==7) {c.io.pe0_data.expect((data).U)} else if (i == 5) {c.io.pe1_data.expect((data).U)}}
}
println("SUCCESS!!")
观察一下:
- 有来自FIFO的两个输入,分别是FIFO有效和FIFO的数据,一个到FIFO的输出告知已经准备好;
- 到PE分别有两个输出,是数据和告知PE数据是否有效,一个PE的输入告知是否准备好;
那么我们的思路如下:
- 通过信号
pe0_ready
和pe1_ready
确定fifo_ready
(是否有空闲的PE); - 如果FIFO数据有效,PE0的如果准备好了就让PE0上(设置pe0_valid);
- 如果FIFO数据有效,且PE0没有准备好,PE1准备好了,那就让PE1上(设置pe1_valid);
- 同时提供数据,但只有设置了pe_valid的才会有用;
解答如下:
import chisel3._
import chisel3.util._class Arbiter extends Module {val io = IO(new Bundle {// FIFOval fifo_valid = Input(Bool())val fifo_ready = Output(Bool())val fifo_data = Input(UInt(16.W))// PE0val pe0_valid = Output(Bool())val pe0_ready = Input(Bool())val pe0_data = Output(UInt(16.W))// PE1val pe1_valid = Output(Bool())val pe1_ready = Input(Bool())val pe1_data = Output(UInt(16.W))})io.fifo_ready := io.pe0_ready || io.pe1_readyio.pe0_valid := io.fifo_valid & io.pe0_readyio.pe1_valid := io.fifo_valid & io.pe1_ready & !io.pe0_readyio.pe0_data := io.fifo_dataio.pe1_data := io.fifo_data
}object Arbiter extends App {println(getVerilogString(new Arbiter()))
}
输出如下:
module Arbiter(input clock,input reset,input io_fifo_valid,output io_fifo_ready,input [15:0] io_fifo_data,output io_pe0_valid,input io_pe0_ready,output [15:0] io_pe0_data,output io_pe1_valid,input io_pe1_ready,output [15:0] io_pe1_data
);assign io_fifo_ready = io_pe0_ready | io_pe1_ready; // @[MyModule.scala 22:33]assign io_pe0_valid = io_fifo_valid & io_pe0_ready; // @[MyModule.scala 23:33]assign io_pe0_data = io_fifo_data; // @[MyModule.scala 25:15]assign io_pe1_valid = io_fifo_valid & io_pe1_ready & ~io_pe0_ready; // @[MyModule.scala 24:48]assign io_pe1_data = io_fifo_data; // @[MyModule.scala 26:15]
endmodule
测试通过。
参数化加法器
这一部分的练习会体现出Chisel的强大特性——参数化的能力。
这里要求构造一个参数化的加法器,能够在发生溢出时饱和,也能够得到阶段结果。比如对于4bit的整数加法,15+15既可以得到15,也可以得到14,就看给的参数是啥。
模板如下:
class ParameterizedAdder(saturate: Boolean) extends Module {val io = IO(new Bundle {val in_a = Input(UInt(4.W))val in_b = Input(UInt(4.W))val out = Output(UInt(4.W))})/*在这里填上相应的代码*/
}for (saturate <- Seq(true, false)) {test(new ParameterizedAdder(saturate)) { c =>// 100 random testsval cycles = 100import scala.util.Randomimport scala.math.minfor (i <- 0 until cycles) {val in_a = Random.nextInt(16)val in_b = Random.nextInt(16)c.io.in_a.poke(in_a.U)c.io.in_b.poke(in_b.U)if (saturate) {c.io.out.expect(min(in_a + in_b, 15).U)} else {c.io.out.expect(((in_a + in_b) % 16).U)}}// ensure we test saturation vs. truncationc.io.in_a.poke(15.U)c.io.in_b.poke(15.U)if (saturate) {c.io.out.expect(15.U)} else {c.io.out.expect(14.U)}}
}
println("SUCCESS!!")
观察上面的模板,传递进来的参数叫做saturate
,类型为Scala中的布尔型,而不是Chisel中的布尔型。所以这里要创建的不是一个又能饱和又能截断的硬件,而是一个生成器,要么生成一个饱和加法器,要么生成一个截断加法器,这是在编译的时候就已经确定了的。
然后需要注意的是输入输出都是4bit的UInt
,Chisel有内置的宽度推理,根据cheatsheet里面说的,常规加法结果的位宽等于两个输入最宽的那个,也就是说项目的计算只能得到一个4bit的连线:
val sum = io.in_a + io.in_b
为了检查结果是否需要饱和,需要把加法结果放入一个5bit的连线中。
根据cheatsheet的描述,可以使用+&
操作符:
val sum = io.in_a +& io.in_b
最后,如果把一个4bit的UInt
连线到一个5bit的UInt
,那就会自动截断最高有效位,利用这个特性就可以很容易地为非饱和加法器得到截断结果。
解答如下:
import chisel3._
import chisel3.util._class ParameterizedAdder(saturate: Boolean) extends Module {val io = IO(new Bundle {val in_a = Input(UInt(4.W))val in_b = Input(UInt(4.W))val out = Output(UInt(4.W))})val sum = io.in_a +& io.in_bif (saturate) {io.out := Mux(sum > 15.U, 15.U, sum)} else {io.out := sum}
}object ParameterizedAdder extends App {println(getVerilogString(new ParameterizedAdder(true)))println(getVerilogString(new ParameterizedAdder(false)))
}
生成的Verilog如下:
// saturation
module ParameterizedAdder(input clock,input reset,input [3:0] io_in_a,input [3:0] io_in_b,output [3:0] io_out
);assign io_out = 4'hf; // @[MyModule.scala 13:12]
endmodule// truncation
module ParameterizedAdder(input clock,input reset,input [3:0] io_in_a,input [3:0] io_in_b,output [3:0] io_out
);wire [4:0] sum = io_in_a + io_in_b; // @[MyModule.scala 11:21]assign io_out = sum[3:0]; // @[MyModule.scala 15:12]
endmodule
测试通过。
Chisel3 Cheat Sheet
最后附上Chisel3的Cheat Sheet:
如若内容造成侵权/违法违规/事实不符,请联系编程学习网邮箱:809451989@qq.com进行投诉反馈,一经查实,立即删除!
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原标题:【外汇早评】美欲与伊朗重谈协议美国对伊朗的制裁遭到伊朗的抗议,昨日伊朗方面提出将部分退出伊核协议。而此行为又遭到欧洲方面对伊朗的谴责和警告,伊朗外长昨日回应称,欧洲国家履行它们的义务,伊核协议就能保证存续。据传闻伊朗的导弹已经对准了以色列和美国的航…...
2024/4/28 1:28:33 - 【原油贵金属早评】波动率飙升,市场情绪动荡
原标题:【原油贵金属早评】波动率飙升,市场情绪动荡因中美贸易谈判不安情绪影响,金融市场各资产品种出现明显的波动。随着美国与中方开启第十一轮谈判之际,美国按照既定计划向中国2000亿商品征收25%的关税,市场情绪有所平复,已经开始接受这一事实。虽然波动率-恐慌指数VI…...
2024/4/30 9:43:09 - 【原油贵金属周评】伊朗局势升温,黄金多头跃跃欲试
原标题:【原油贵金属周评】伊朗局势升温,黄金多头跃跃欲试美国和伊朗的局势继续升温,市场风险情绪上升,避险黄金有向上突破阻力的迹象。原油方面稍显平稳,近期美国和OPEC加大供给及市场需求回落的影响,伊朗局势并未推升油价走强。近期中美贸易谈判摩擦再度升级,美国对中…...
2024/4/27 17:59:30 - 【原油贵金属早评】市场情绪继续恶化,黄金上破
原标题:【原油贵金属早评】市场情绪继续恶化,黄金上破周初中国针对于美国加征关税的进行的反制措施引发市场情绪的大幅波动,人民币汇率出现大幅的贬值动能,金融市场受到非常明显的冲击。尤其是波动率起来之后,对于股市的表现尤其不安。隔夜美国股市出现明显的下行走势,这…...
2024/5/2 15:04:34 - 【外汇早评】美伊僵持,风险情绪继续升温
原标题:【外汇早评】美伊僵持,风险情绪继续升温昨日沙特两艘油轮再次发生爆炸事件,导致波斯湾局势进一步恶化,市场担忧美伊可能会出现摩擦生火,避险品种获得支撑,黄金和日元大幅走强。美指受中美贸易问题影响而在低位震荡。继5月12日,四艘商船在阿联酋领海附近的阿曼湾、…...
2024/4/28 1:34:08 - 【原油贵金属早评】贸易冲突导致需求低迷,油价弱势
原标题:【原油贵金属早评】贸易冲突导致需求低迷,油价弱势近日虽然伊朗局势升温,中东地区几起油船被袭击事件影响,但油价并未走高,而是出于调整结构中。由于市场预期局势失控的可能性较低,而中美贸易问题导致的全球经济衰退风险更大,需求会持续低迷,因此油价调整压力较…...
2024/4/26 19:03:37 - 氧生福地 玩美北湖(上)——为时光守候两千年
原标题:氧生福地 玩美北湖(上)——为时光守候两千年一次说走就走的旅行,只有一张高铁票的距离~ 所以,湖南郴州,我来了~ 从广州南站出发,一个半小时就到达郴州西站了。在动车上,同时改票的南风兄和我居然被分到了一个车厢,所以一路非常愉快地聊了过来。 挺好,最起…...
2024/4/29 20:46:55 - 氧生福地 玩美北湖(中)——永春梯田里的美与鲜
原标题:氧生福地 玩美北湖(中)——永春梯田里的美与鲜一觉醒来,因为大家太爱“美”照,在柳毅山庄去寻找龙女而错过了早餐时间。近十点,向导坏坏还是带着饥肠辘辘的我们去吃郴州最富有盛名的“鱼头粉”。说这是“十二分推荐”,到郴州必吃的美食之一。 哇塞!那个味美香甜…...
2024/4/30 22:21:04 - 氧生福地 玩美北湖(下)——奔跑吧骚年!
原标题:氧生福地 玩美北湖(下)——奔跑吧骚年!让我们红尘做伴 活得潇潇洒洒 策马奔腾共享人世繁华 对酒当歌唱出心中喜悦 轰轰烈烈把握青春年华 让我们红尘做伴 活得潇潇洒洒 策马奔腾共享人世繁华 对酒当歌唱出心中喜悦 轰轰烈烈把握青春年华 啊……啊……啊 两…...
2024/5/1 4:32:01 - 扒开伪装医用面膜,翻六倍价格宰客,小姐姐注意了!
原标题:扒开伪装医用面膜,翻六倍价格宰客,小姐姐注意了!扒开伪装医用面膜,翻六倍价格宰客!当行业里的某一品项火爆了,就会有很多商家蹭热度,装逼忽悠,最近火爆朋友圈的医用面膜,被沾上了污点,到底怎么回事呢? “比普通面膜安全、效果好!痘痘、痘印、敏感肌都能用…...
2024/4/27 23:24:42 - 「发现」铁皮石斛仙草之神奇功效用于医用面膜
原标题:「发现」铁皮石斛仙草之神奇功效用于医用面膜丽彦妆铁皮石斛医用面膜|石斛多糖无菌修护补水贴19大优势: 1、铁皮石斛:自唐宋以来,一直被列为皇室贡品,铁皮石斛生于海拔1600米的悬崖峭壁之上,繁殖力差,产量极低,所以古代仅供皇室、贵族享用 2、铁皮石斛自古民间…...
2024/4/28 5:48:52 - 丽彦妆\医用面膜\冷敷贴轻奢医学护肤引导者
原标题:丽彦妆\医用面膜\冷敷贴轻奢医学护肤引导者【公司简介】 广州华彬企业隶属香港华彬集团有限公司,专注美业21年,其旗下品牌: 「圣茵美」私密荷尔蒙抗衰,产后修复 「圣仪轩」私密荷尔蒙抗衰,产后修复 「花茵莳」私密荷尔蒙抗衰,产后修复 「丽彦妆」专注医学护…...
2024/4/30 9:42:22 - 广州械字号面膜生产厂家OEM/ODM4项须知!
原标题:广州械字号面膜生产厂家OEM/ODM4项须知!广州械字号面膜生产厂家OEM/ODM流程及注意事项解读: 械字号医用面膜,其实在我国并没有严格的定义,通常我们说的医美面膜指的应该是一种「医用敷料」,也就是说,医用面膜其实算作「医疗器械」的一种,又称「医用冷敷贴」。 …...
2024/5/2 9:07:46 - 械字号医用眼膜缓解用眼过度到底有无作用?
原标题:械字号医用眼膜缓解用眼过度到底有无作用?医用眼膜/械字号眼膜/医用冷敷眼贴 凝胶层为亲水高分子材料,含70%以上的水分。体表皮肤温度传导到本产品的凝胶层,热量被凝胶内水分子吸收,通过水分的蒸发带走大量的热量,可迅速地降低体表皮肤局部温度,减轻局部皮肤的灼…...
2024/4/30 9:42:49 - 配置失败还原请勿关闭计算机,电脑开机屏幕上面显示,配置失败还原更改 请勿关闭计算机 开不了机 这个问题怎么办...
解析如下:1、长按电脑电源键直至关机,然后再按一次电源健重启电脑,按F8健进入安全模式2、安全模式下进入Windows系统桌面后,按住“winR”打开运行窗口,输入“services.msc”打开服务设置3、在服务界面,选中…...
2022/11/19 21:17:18 - 错误使用 reshape要执行 RESHAPE,请勿更改元素数目。
%读入6幅图像(每一幅图像的大小是564*564) f1 imread(WashingtonDC_Band1_564.tif); subplot(3,2,1),imshow(f1); f2 imread(WashingtonDC_Band2_564.tif); subplot(3,2,2),imshow(f2); f3 imread(WashingtonDC_Band3_564.tif); subplot(3,2,3),imsho…...
2022/11/19 21:17:16 - 配置 已完成 请勿关闭计算机,win7系统关机提示“配置Windows Update已完成30%请勿关闭计算机...
win7系统关机提示“配置Windows Update已完成30%请勿关闭计算机”问题的解决方法在win7系统关机时如果有升级系统的或者其他需要会直接进入一个 等待界面,在等待界面中我们需要等待操作结束才能关机,虽然这比较麻烦,但是对系统进行配置和升级…...
2022/11/19 21:17:15 - 台式电脑显示配置100%请勿关闭计算机,“准备配置windows 请勿关闭计算机”的解决方法...
有不少用户在重装Win7系统或更新系统后会遇到“准备配置windows,请勿关闭计算机”的提示,要过很久才能进入系统,有的用户甚至几个小时也无法进入,下面就教大家这个问题的解决方法。第一种方法:我们首先在左下角的“开始…...
2022/11/19 21:17:14 - win7 正在配置 请勿关闭计算机,怎么办Win7开机显示正在配置Windows Update请勿关机...
置信有很多用户都跟小编一样遇到过这样的问题,电脑时发现开机屏幕显现“正在配置Windows Update,请勿关机”(如下图所示),而且还需求等大约5分钟才干进入系统。这是怎样回事呢?一切都是正常操作的,为什么开时机呈现“正…...
2022/11/19 21:17:13 - 准备配置windows 请勿关闭计算机 蓝屏,Win7开机总是出现提示“配置Windows请勿关机”...
Win7系统开机启动时总是出现“配置Windows请勿关机”的提示,没过几秒后电脑自动重启,每次开机都这样无法进入系统,此时碰到这种现象的用户就可以使用以下5种方法解决问题。方法一:开机按下F8,在出现的Windows高级启动选…...
2022/11/19 21:17:12 - 准备windows请勿关闭计算机要多久,windows10系统提示正在准备windows请勿关闭计算机怎么办...
有不少windows10系统用户反映说碰到这样一个情况,就是电脑提示正在准备windows请勿关闭计算机,碰到这样的问题该怎么解决呢,现在小编就给大家分享一下windows10系统提示正在准备windows请勿关闭计算机的具体第一种方法:1、2、依次…...
2022/11/19 21:17:11 - 配置 已完成 请勿关闭计算机,win7系统关机提示“配置Windows Update已完成30%请勿关闭计算机”的解决方法...
今天和大家分享一下win7系统重装了Win7旗舰版系统后,每次关机的时候桌面上都会显示一个“配置Windows Update的界面,提示请勿关闭计算机”,每次停留好几分钟才能正常关机,导致什么情况引起的呢?出现配置Windows Update…...
2022/11/19 21:17:10 - 电脑桌面一直是清理请关闭计算机,windows7一直卡在清理 请勿关闭计算机-win7清理请勿关机,win7配置更新35%不动...
只能是等着,别无他法。说是卡着如果你看硬盘灯应该在读写。如果从 Win 10 无法正常回滚,只能是考虑备份数据后重装系统了。解决来方案一:管理员运行cmd:net stop WuAuServcd %windir%ren SoftwareDistribution SDoldnet start WuA…...
2022/11/19 21:17:09 - 计算机配置更新不起,电脑提示“配置Windows Update请勿关闭计算机”怎么办?
原标题:电脑提示“配置Windows Update请勿关闭计算机”怎么办?win7系统中在开机与关闭的时候总是显示“配置windows update请勿关闭计算机”相信有不少朋友都曾遇到过一次两次还能忍但经常遇到就叫人感到心烦了遇到这种问题怎么办呢?一般的方…...
2022/11/19 21:17:08 - 计算机正在配置无法关机,关机提示 windows7 正在配置windows 请勿关闭计算机 ,然后等了一晚上也没有关掉。现在电脑无法正常关机...
关机提示 windows7 正在配置windows 请勿关闭计算机 ,然后等了一晚上也没有关掉。现在电脑无法正常关机以下文字资料是由(历史新知网www.lishixinzhi.com)小编为大家搜集整理后发布的内容,让我们赶快一起来看一下吧!关机提示 windows7 正在配…...
2022/11/19 21:17:05 - 钉钉提示请勿通过开发者调试模式_钉钉请勿通过开发者调试模式是真的吗好不好用...
钉钉请勿通过开发者调试模式是真的吗好不好用 更新时间:2020-04-20 22:24:19 浏览次数:729次 区域: 南阳 > 卧龙 列举网提醒您:为保障您的权益,请不要提前支付任何费用! 虚拟位置外设器!!轨迹模拟&虚拟位置外设神器 专业用于:钉钉,外勤365,红圈通,企业微信和…...
2022/11/19 21:17:05 - 配置失败还原请勿关闭计算机怎么办,win7系统出现“配置windows update失败 还原更改 请勿关闭计算机”,长时间没反应,无法进入系统的解决方案...
前几天班里有位学生电脑(windows 7系统)出问题了,具体表现是开机时一直停留在“配置windows update失败 还原更改 请勿关闭计算机”这个界面,长时间没反应,无法进入系统。这个问题原来帮其他同学也解决过,网上搜了不少资料&#x…...
2022/11/19 21:17:04 - 一个电脑无法关闭计算机你应该怎么办,电脑显示“清理请勿关闭计算机”怎么办?...
本文为你提供了3个有效解决电脑显示“清理请勿关闭计算机”问题的方法,并在最后教给你1种保护系统安全的好方法,一起来看看!电脑出现“清理请勿关闭计算机”在Windows 7(SP1)和Windows Server 2008 R2 SP1中,添加了1个新功能在“磁…...
2022/11/19 21:17:03 - 请勿关闭计算机还原更改要多久,电脑显示:配置windows更新失败,正在还原更改,请勿关闭计算机怎么办...
许多用户在长期不使用电脑的时候,开启电脑发现电脑显示:配置windows更新失败,正在还原更改,请勿关闭计算机。。.这要怎么办呢?下面小编就带着大家一起看看吧!如果能够正常进入系统,建议您暂时移…...
2022/11/19 21:17:02 - 还原更改请勿关闭计算机 要多久,配置windows update失败 还原更改 请勿关闭计算机,电脑开机后一直显示以...
配置windows update失败 还原更改 请勿关闭计算机,电脑开机后一直显示以以下文字资料是由(历史新知网www.lishixinzhi.com)小编为大家搜集整理后发布的内容,让我们赶快一起来看一下吧!配置windows update失败 还原更改 请勿关闭计算机&#x…...
2022/11/19 21:17:01 - 电脑配置中请勿关闭计算机怎么办,准备配置windows请勿关闭计算机一直显示怎么办【图解】...
不知道大家有没有遇到过这样的一个问题,就是我们的win7系统在关机的时候,总是喜欢显示“准备配置windows,请勿关机”这样的一个页面,没有什么大碍,但是如果一直等着的话就要两个小时甚至更久都关不了机,非常…...
2022/11/19 21:17:00 - 正在准备配置请勿关闭计算机,正在准备配置windows请勿关闭计算机时间长了解决教程...
当电脑出现正在准备配置windows请勿关闭计算机时,一般是您正对windows进行升级,但是这个要是长时间没有反应,我们不能再傻等下去了。可能是电脑出了别的问题了,来看看教程的说法。正在准备配置windows请勿关闭计算机时间长了方法一…...
2022/11/19 21:16:59 - 配置失败还原请勿关闭计算机,配置Windows Update失败,还原更改请勿关闭计算机...
我们使用电脑的过程中有时会遇到这种情况,当我们打开电脑之后,发现一直停留在一个界面:“配置Windows Update失败,还原更改请勿关闭计算机”,等了许久还是无法进入系统。如果我们遇到此类问题应该如何解决呢࿰…...
2022/11/19 21:16:58 - 如何在iPhone上关闭“请勿打扰”
Apple’s “Do Not Disturb While Driving” is a potentially lifesaving iPhone feature, but it doesn’t always turn on automatically at the appropriate time. For example, you might be a passenger in a moving car, but your iPhone may think you’re the one dri…...
2022/11/19 21:16:57