一  概览

关键字 program ，是在 systermverilog 中才引入的。通常，module 是Verilog世界中的基本构建块。module 中可以包含其他模块的层次结构module 、wire、任务和函数声明，以及过程语句 always 或者 initial  。这个结构对于描述硬件非常有效。然而，对于测试台来说，重点不在硬件级别的细节上面，而重点在于能够对验证设计的完整环境快速并正确建模。为了使环境正确地初始化和同步化，避免设计和测试工作台之间的竞争，自动化输入激励的快速生成，以及重用现有模型和其他基础设施的时候，我们常常花费大量精力。

Program 的引入，三个主要目的：

（1）提供一个testbench 入口

（2）提供了一个空间范围，来填充program-wide 数据；

（3）在Reactive region 中明确指定执行rule

program 作为设计和测试工作台之间的明确分隔符，更重要的是，它在Reactive区域中为程序中声明的所有元素指定了专门的执行语义。与时钟块一起，program 提供了设计和测试平台之间的无竞争方式交互，并支持周期和事务级别的抽象。此外，SystemVerilog的抽象和建模构造简化了测试台的创建和维护。实例化和单独连接每个程序实例的能力使它们能够作为通用模型使用。

二  program 用法

典型的program 可以包含：类型和数据声明、子程序、和设计的端口连接、以及一个或多个过程代语句。设计工作台和测试工作台之间的连接使用与SystemVerilog相同的互连机制来指定端口连接类似，甚