Verilog 练习 串口协议接收
代码如下
//2021-11-5
//串口协议接收
`timescale 1ns/10ps
module UART_RXer(clk,res,RX,data_out,en_data_out);
input clk;
input res;
input RX;
output[7:0] data_out;
output en_data_out;reg[7:0] data_out;
reg[7:0] state;
reg[12:0] con;
reg[3:0] con_bits;reg RX_delay;
reg en_data_out;always@(posedge clk or negedge res)
if(~res) beginstate<=0;con<=0;con_bits<=0;RX_delay<=0;data_out<=0;en_data_out<=0;
end
else beginRX_delay<=RX;case(state)0:beginif(con==5000-1) begincon<=0;end else begin con<=con+1;end if(con==0) beginif(RX) begincon_bits<=con_bits+1;end else begincon_bits<=0;endend if(con_bits===12) beginstate<=1;end end 1:beginen_data_out<=0;if(~RX&RX_delay) beginstate<=2;end end 2:beginif(con==7500-1) begincon<=0;data_out[0]<=RX;state<=3;end else begin con<=con+1;end end 3:beginif(con==5000-1) begincon<=0;data_out[1]<=RX;state<=4;end else begin con<=con+1;end end 4:beginif(con==5000-1) begincon<=0;data_out[2]<=RX;state<=5;end else begin con<=con+1;end end 5:beginif(con==5000-1) begincon<=0;data_out[3]<=RX;state<=6;end else begin con<=con+1;end end 6:beginif(con==5000-1) begincon<=0;data_out[4]<=RX;state<=7;end else begin con<=con+1;end end 7:beginif(con==5000-1) begincon<=0;data_out[5]<=RX;state<=8;end else begin con<=con+1;end end 8:beginif(con==5000-1) begincon<=0;data_out[6]<=RX;state<=9;end else begin con<=con+1;end end 9:beginif(con==5000-1) begincon<=0;data_out[7]<=RX;state<=10;end else begin con<=con+1;end end 10:beginen_data_out<=1;state<=1;enddefault:beginstate<=0;con<=0;con_bits<=0;en_data_out<=0;end endcaseend endmodule//-----testbench of UART_RXer-----
module UART_RXer_tb;reg clk,res;
wire RX;
wire[7:0] data_out;
wire en_data_out;reg[25:0] RX_send;
assign RX=RX_send[0];reg[12:0] con;UART_RXer UART_RXer(clk,res,RX,data_out,en_data_out);initial beginclk<=0;res<=0;RX_send<={1'b1,8'haa,1'b0,16'hffff};con<=0;#17 res<=1;#4000000 $stop;end always #5 clk<=~clk;always@(posedge clk) beginif(con==5000-1) begincon<=0;end else begincon<=con+1;endif(con==0) beginRX_send[24:0]<=RX_send[25:1];RX_send[25]<=RX_send[0];end end endmodule
仿真结果如下
https://www.bilibili.com/video/BV1hX4y137Ph?p=8
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许多用户在长期不使用电脑的时候,开启电脑发现电脑显示:配置windows更新失败,正在还原更改,请勿关闭计算机。。.这要怎么办呢?下面小编就带着大家一起看看吧!如果能够正常进入系统,建议您暂时移…...
2022/11/19 21:17:02 - 还原更改请勿关闭计算机 要多久,配置windows update失败 还原更改 请勿关闭计算机,电脑开机后一直显示以...
配置windows update失败 还原更改 请勿关闭计算机,电脑开机后一直显示以以下文字资料是由(历史新知网www.lishixinzhi.com)小编为大家搜集整理后发布的内容,让我们赶快一起来看一下吧!配置windows update失败 还原更改 请勿关闭计算机&#x…...
2022/11/19 21:17:01 - 电脑配置中请勿关闭计算机怎么办,准备配置windows请勿关闭计算机一直显示怎么办【图解】...
不知道大家有没有遇到过这样的一个问题,就是我们的win7系统在关机的时候,总是喜欢显示“准备配置windows,请勿关机”这样的一个页面,没有什么大碍,但是如果一直等着的话就要两个小时甚至更久都关不了机,非常…...
2022/11/19 21:17:00 - 正在准备配置请勿关闭计算机,正在准备配置windows请勿关闭计算机时间长了解决教程...
当电脑出现正在准备配置windows请勿关闭计算机时,一般是您正对windows进行升级,但是这个要是长时间没有反应,我们不能再傻等下去了。可能是电脑出了别的问题了,来看看教程的说法。正在准备配置windows请勿关闭计算机时间长了方法一…...
2022/11/19 21:16:59 - 配置失败还原请勿关闭计算机,配置Windows Update失败,还原更改请勿关闭计算机...
我们使用电脑的过程中有时会遇到这种情况,当我们打开电脑之后,发现一直停留在一个界面:“配置Windows Update失败,还原更改请勿关闭计算机”,等了许久还是无法进入系统。如果我们遇到此类问题应该如何解决呢࿰…...
2022/11/19 21:16:58 - 如何在iPhone上关闭“请勿打扰”
Apple’s “Do Not Disturb While Driving” is a potentially lifesaving iPhone feature, but it doesn’t always turn on automatically at the appropriate time. For example, you might be a passenger in a moving car, but your iPhone may think you’re the one dri…...
2022/11/19 21:16:57