EDA

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学生实验
请完成以下设计实验,编译电路并且进行波形仿真。

设计一个最简单的计数器,只有一个CLK输入和一个OVerflow输出,当计数到最大值的时钟周期CLK输出1
设计复杂的计数器,和本例相似,带有多种信号,其中同步清零CLR的优先级最高,使能EN次之,LOAD最低。
1,简单的计数器代码

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2,简单计数器RTL图
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3,简单计算器仿真图
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4,复杂计数器的代码
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5,仿真图
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