RAM:随机存取存储器（英语：Random Access Memory，缩写：RAM）

有深度（如0-511，共512个存储单元）每个存储单元都有16/32位数据。

有clk，addr（地址），din（写入数据），EN（写使能）；dout（输出）等引脚。

接下来新建一个vivado工程，进行ram的测试。在IP catalog里面搜索RAM，选择Block memory generator，赛灵思芯片自带的block ram。改名后选择Native，为普通引脚配置。（AXI4为总线配置）memory类型选择简单双口，在documentation product guide里面能查看memory类型（有单口，简单双口（B端口只能读），真双口（B端口可读可写）等类型）：

每一个选项的设置：

 

 

 

 

时序图：

 WEA为写信号，高电平有效，在时钟上升沿开始写入数据。

在时钟上升沿开始读数据，但是读取有延迟，在下一个周期才能看到数据，滞后于地址一个周期

 为了使用逻辑分析仪看RAM信号，在IP catalog里面添加ila，设置2个探针，采集两个读的数据：

 

 然后新建设计文件，拷贝代码：

`timescale 1ns / 1ps
//
module ram_test(input clk,		          	//50MHz时钟input rst_n	             	//复位信号，低电平有效	);//-----------------------------------------------------------
reg		[8:0]  		w_addr;	   		//RAM PORTA写地址
reg		[15:0] 		w_data;	   		//RAM PORTA写数据
reg 	      		wea;	    	//RAM PORTA使能
reg		[8:0]  		r_addr;	  	 	//RAM PORTB读地址
wire	[15:0] 		r_data;			//RAM PORTB读数据//产生RAM PORTB读地址
always @(posedge clk or negedge rst_n)
beginif(!rst_n) r_addr <= 9'd0;else if (|w_addr)			//w_addr位或，不等于0r_addr <= r_addr+1'b1;elser_addr <= 9'd0;	
end//产生RAM PORTA写使能信号
always@(posedge clk or negedge rst_n)
begin	if(!rst_n) wea <= 1'b0;else beginif(&w_addr) 			//w_addr的bit位全为1，共写入512个数据，写入完成wea <= 1'b0;                 else               wea	<= 1'b1;        //ram写使能end 
end //产生RAM PORTA写入的地址及数据
always@(posedge clk or negedge rst_n)
begin	if(!rst_n) beginw_addr <= 9'd0;w_data <= 16'd1;endelse beginif(wea) 					//ram写使能有效begin        if (&w_addr)			//w_addr的bit位全为1，共写入512个数据，写入完成beginw_addr <= w_addr ;	//将地址和数据的值保持住，只写一次RAMw_data <= w_data ;endelsebeginw_addr <= w_addr + 1'b1;w_data <= w_data + 1'b1;endendend 
end //-----------------------------------------------------------
//实例化RAM	
ram_ip ram_ip_inst (.clka      (clk          ),     // input clka.wea       (wea          ),     // input [0 : 0] wea.addra     (w_addr       ),     // input [8 : 0] addra.dina      (w_data       ),     // input [15 : 0] dina.clkb      (clk          ),     // input clkb.addrb     (r_addr       ),     // input [8 : 0] addrb.doutb     (r_data       )      // output [15 : 0] doutb
);//实例化ila逻辑分析仪
ila_0 ila_0_inst (.clk	(clk	), .probe0	(r_data	), .probe1	(r_addr	) 
);endmodule

然后新建激励：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2019/10/28 15:14:40
// Design Name: 
// Module Name: vtf_ram_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//module vtf_ram_tb;
// Inputs
reg clk;
reg rst_n;// Instantiate the Unit Under Test (UUT)
ram_test uut (.clk	(clk), 		.rst_n	(rst_n)
);initial 
begin// Initialize Inputsclk = 0;rst_n = 0;// Wait 100 ns for global reset to finish#100;rst_n = 1;       endalways #10 clk = ~ clk;   //20ns一个周期，产生50MHz时钟源endmodule

然后run simulation进行仿真，仿真结果：

 不知道为什么B端口读的地址和信号没对齐。

接下来做引脚绑定和生成比特文件，新建约束文件，同样拷贝例程过来：

绑定完后点生成比特文件 ，打开hardware manager，板子上电，连接JTAG，open target，下载。程序下载完成后跳出逻辑分析仪：

 下方按钮添加触发：

 

 

我的结果里面没有像视频中出现红色触发标志，有待继续学习。