实验时间：2021年10月12日

实验名称： 运算部件实验：并行乘法器

实验内容：

1.设计一个4位求补器。
2.设计一个44的不带符号的阵列乘法器。
3.设计一个44的带符号的阵列乘法器。

实验目的：

1.掌握原码并行乘法器的基本原理。
2.掌握带求补器的补码阵列乘法器的基本原理。

图形设计电路图：

1.4位求补器
当E=1求补，E=0不求补

2.44的不带符号的阵列乘法器
图中的P1模块是对实验一中的全加器进行封装；
记录：第一次做的时候做错了，最后求和的时候竖着进位了，还想着说反正最后都要加上去，加哪都一样，验证时发现仿真图有几个数据是错的，现在想来真就错的离谱，还好没有把错的报告交上去。
总线命名格式c[n…0]
给线路命名时直接选中就可输入；

3.44的带符号的阵列乘法器

仿真结果与分析：

1.4位求补器
四位数为：a3a2a1a0
求补结果为：a33a22a11a00

2.44的不带符号的阵列乘法器
C0,C1进位置零，凑个数
a3a2a1a0b3b2b1b0=c7c6c5c4c3c2c1c0

3.44的带符号的阵列乘法器
a4a3a2a1a0b4b3b2b1b0=c8c7c6c5c4c3c2c1c0k，其中a4，b4，c8分别为俩运算数与结果的符号位；
补充：
报错：
Error: Run Generate Functional Simulation Netlist (quartus_map p2 --generate_functional_sim_netlist) to generate functional simulation netlist for top level entity “p2” before running the Simulator (quartus_sim)
Error: Quartus II Simulator was unsuccessful. 1 error, 0 warnings Error: Peak virtual memory: 147 megabytes Error: Processing ended: Sun Oct 24 16:16:58 2021 Error: Elapsed time: 00:00:00 Error: Total CPU time (on all processors): 00:00:00
这个是因为运行了功能仿真，默认是时序仿真。在进行功能仿真前，要生成功能仿真网表的。 在processing菜单下，有个Generate Functional Simulation Netlist 选项，运行下这个之后，在点击开始仿真的按钮就不会报错了