Prime Time是Synopsys的静态时序分析（验证同步时钟之间的时序，但不验证功能。使用形式化的数学的方法来代替向量，不使用动态的逻辑仿真，不需要输入激励）工具，根据设计者给出的时序约束来对电路进行分析观察设计是否满足时序要求。可集成在逻辑综合和物理综合的整个流程，让设计者去分析，解决复杂的时序问题。

• 动态时序分析的优点是比较精确，但是分析速度较慢，其次需要使用输入矢量，使得它在分析过程中会遗漏一些关键路径，因为输入矢量未必是对所有相关的路径都敏感。

• 静态时序分析的速度较快，而且会对所有路径都进行检查，不存在遗漏关键路径的情况。

PT特点

• 可以独立运行，不需要逻辑综合过程中所必需的各种数据结构，而且堆内存要求相对比较低。

• 可以产生不同阶段对应的时序延迟报告，在版图前、全局布线之后、已经版图后都可以使用PT进行静态时序分析，越往后对应的静态时序分析的模型越准确。

流程

1. 建立设计环境

   • 在读入设计之前，需要设置两条路径：查找路径search_path、链接路径link_path。

     set search_path "xx"

     set link_path"*xx" *表示当PT在链接时，会使用内存中的设计文件和库文件。

   • 读入设计和库文件：.db / verilog门级网表/EDIF网表文件/VHDL门级网表。PT是静态分析引擎，只能读取映射后的设计

     read_verilog / read_vhdl /read_db xx

   • 链接顶层设计。

     链接就是在库文件中寻找到设计所需要的元件，并将该设计例化的过程。PT首先调用link_path中指定的所有的库文件，然后进行链接，设计中的子模块会依次被读入

     link_design xx

     链接一个设计后会导致其它已经链接的设计变为不链接的状态。在内存里只允许有一个链接的设计。当一个设计不链接，所有时序信息将被去除，并会出现警告， 这和Design Compiler不同。如果需要保存所标注的信息，可以在链接一个新的设计之前用write_script命令。如果以后重新链接这个设计，只要运行这个 脚本就可以了。

     Clocks Names, waveforms, latency, and uncertainty Exceptions False and multicycle paths, minimum and maximum delays, and path groups Delays Input and output delays, all delay annotations, and timing checks Net and port attributes Capacitance, resistance, and fanout Design environment Wire load model, operation condition, drive, driving cell, and transition Design rules Minimum and maximum capacitance, minimum and maximum fanout, and minimum and maximum transition

   • 建立运作条件、连线负载模型、端口负载、驱动和传输时间。

     PrimeTime在生成建立时序报告(setup timing reports)时使用最大(Maximum)运作条件和连线负载模型；在生成保持时序报告(hold timing reports)时使用最小(Minimum)运作条件和连线负载模型。 pt_shell> set_operating_conditions -library pt_lib -min BCCOM -max WCCOM pt_shell> set_wire_load_mode top pt_shell> set_wire_load_model -library pt_lib -name 05x05 -min pt_shell> set_wire_load_model -library pt_lib -name 20x20 –max

2. 说明时序约束

   • 定义时钟周期、波形、不确定性和滞后时间

     create_clock -period 20 -waveform[list 0 10] [list clk]

     set _clock_latency 2.5 [get_clocks clk] set_clock_uncertainty 1.2-setup[get_clocks clk] set_clock_uncertainty 0.5 -hold[get_clocks clk] set_clock_transition 0.2[get_clocks clk]

   • 说明输入、输出端口的延时

     set_input_delay 0.0 [all_inputs] -clock $clock

     set_output_delay 2.0 [get_port INTERRUPT_DRIVER_ENABLE] -clock $clock

     set_output_delay 1.25 [get_port MAPPING_ROM_ENABLE]-clock $clock

     对于所有与时钟相关的端口，都要设置输入、输出延迟。

     此外，还要对所有的输入端设置一个驱动单元，对所有的输出端设置电容负载

     set_driving_cell -lib_cell IV -library pt_lib [all_inputs]

     set_capacitance 0.5 [all_outputs]

3. 说明时序例外情况

   时序例外情况包括了错误路径、多循环路径、用户定义的最大最小延迟约束以及无效的时序弧。必须正确地定义timing exceptions，否则他们不会被PT接受。例如错误路径和多循环路径必须指定一个完整的，有效的路径，包括正确的起点和终点。

   在没有进行update之前，PT不会检验timing exceptions 的正确性，可以使用report_exceptions命令来确定它们是否正确。report_exceptions-ignored可以查看是否有exceptions因为不正确而被PT忽略。

4. 进行分析和生成报告

• 检查时序

  PT主要提供的检查有：建立时间和保持时间，时钟脉冲宽度，时钟门的检查，未约束的时钟端口，组合反馈电路。

  check timing

• 生成约束报告

  report_constraint

• 生成路径时序报告

  report_timing

  report_timing -from [all_inputs] -to [all_registers -data_pins] > >timing.rpt

  report_timing -from [all_register -clock_pins] -to [all_registers -data_pins] >> timing.rpt

  report_timing -from [all_registers -clock_pins] -to [all_outputs] >> timing.rpt

  report_timing -from [all_inputs] -to [all_outputs] >> timing.rpt

  以上指令是缺省下的输出，如果想进行特定条件下的输出，需要加入参数，如要输出寄存器到寄存器的保持时间最小的10条路径，可以修改指令为：

  report_timing -from [all_register -clock_pins] -to [all_registers -data_pins] -max_paths 10 -slack_lesser_than 200 -delay_type min >> timing.rpt