我呢最近这一周都在找实习找工作，在周三周四时候投递了很多简历，估计收到的疫情的影响，目前只收到一家公司的面试邀请。我真的 好像去实习呀，好像去实习呀！为了准备好实习，这两天临时集中突击一下，面试题。。。。。祝我好运！！！
面试复习第一弹：
1：什么是同步逻辑什么是异步逻辑？
同步逻辑：1：时钟之间有固定的因果关系。2：个触发器的时钟联系在一起。3：只有当时钟脉冲到来时电路状态才会发生改变。
异步逻辑：1：时钟之间无固定的因果关系。2：电路中无固定的时钟。3：电路的状态可以由外部的输入发生改变。

2：同步电路和异步电路的区别？
同步电路：电路中所有的触发器的时钟都连接在同一个时钟上。
异步电路：电路没有统一的时钟。

3：时序设计的本质是什么？
时序设计的本质就是满足每一个触发器的建立保持时间。

4：什么是建立时间，保持时间？
建立时间：触发器在时钟的上升沿到来之前，其数据输入端必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端必须保持不变的最小时间。

5：为什么触发器需要满足建立时间和保持时间？
因为如果不满足触发器的建立时间和保持时间，触发器就会陷入亚稳态的状态。

6：什么是D触发器：
D触发器具有两种状态0，1，在时钟的上升沿到来之后，Q的输出状态为D端口的状态。

7：什么是亚稳态，如何消除亚稳态？
以D触发器为例：如果不满足建立时间和保持时间的话，输出端口Q的值可能为0也可能为1，这个就是亚稳态。
消除亚稳态：两级触发器，和存储电路例如FIFO。

8：为什么两级触发器能够消除亚稳态？
我们可以设想一下，第一级触发器的输出是一个亚稳态的状态，那么经过一段时间后，他总要达到稳定状态，然后这个稳定的数据满足第二级触发器的建立时间，那么在最后在二级触发器的输出就是一个稳定的状态。因此我们可以知道二级触发器消除稳态的原理是：第一级触发器得问题时间 + 第二级触发器得建立时间 < = 时钟周期。

9： 什么是最快时间频率？
我们先来定义几个常用的名词:
Tco : 指的是数据从进入到D触发器到稳定输出所需要的时间。
Tdelay:指的是数据从D触发器出来之后，经过组合逻辑所需要的时间。
Tsetup: 是指的是D触发器的建立时间。
Tmin:最小时钟周期
那么如果我们需要将数据稳定的输出，Tmin = Tco + Tdelay + Tsetup.此时对应的时钟频率就是最小的时钟频率。由于Tco 和 Tsetup不变得他们取决于工艺，因此我们能改变的只有Tdelay.

10：什么是流水线设计思想？
简单来说就是将一个复杂得组合逻辑电路，划分为一个个小块的组合逻辑。这样能够大幅度的提升电路工作的时钟频率。详细的可以参考之间的笔记。

11：时序约束的概念和基本策略？
时序约束：主要包括周期约束，偏移约束，静态时序路劲约束。设计人员通过增加时序约束来综合布局布线，以满足设计的需求。
时序约束的策略是：从整体到局部的基本策略，我们一般先做整体的约束，然后再对局部的部分进行约束。

12：为什么要附加约束？
1：提高设计的工作频率。
2：获取所需的时序报告。
3：约束管脚。

13: 对于多位的异步信号如何进行同步？
一位的异步信号可以用二级触发器同步信号。
多位的异步信号可以用：1：握手信号。2：FIFO。同步。

14：什么是锁存器和触发器？
锁存器： 电平敏感的我们称为锁存器。
触发器：有双稳态的存储元件我们称为触发器。

15：FPGA芯片有那两种存储资源？
BLOCK RAM（不占用额外的逻辑资源）
分布式RAM （由LUT查找表配置而成的，会消耗逻辑资源）

16：什么是时钟抖动？
时钟抖动指的是芯片的而某一个给定点上时钟发生的短暂的周期性的变化。即，时钟周期可能略微边长或者变短。

17: FPGA 对于时钟的应用？
一般使用，自带的时钟管理模块如，PLL，DLL，CLOCK。代替逻辑时钟分频。

18： 什么是LUT？
LUT（look-up-table) 简称为LUT。LUT的本质就是一个RAM。目前来讲FPGA一般具有4输入的LUT. 也就是说，一个LUT可以看作是一个有4位地址线的16*1的RAM。

19：常用的EDA工具？
1：规格定制。
2：详细设计。
3：前端设计：verilog
4：仿真验证： modesim
5: 逻辑综合： synplify
6: 静态时序分析： synopsys 的 Prime Time
7：形式验证：synopsys 的 Formality

20：寄生效应在IC设计中如何加以克服和利用？
就是电路设计中，存在的原因不明的小问题。高速电路中渗透的寄生电容或者寄生电感。一般解决的办法就是优化电路，优化设计。